FPGA复位的可靠性设计方法

对FPGA设计中常用的废黜设计方法展开了分类、分析和较为。针对FPGA在废黜过程中不存在不可信废黜的现象，明确提出了提升废黜设计可靠性的4种方法，还包括清理废黜信号上的毛刺、异步废黜实时获释、使用专用全局异步废黜/置位资源和使用内部废黜。

上述方法可有效地提升FPGA废黜的可靠性。　　对FPGA芯片而言，在给芯片加电工作前，芯片内部各个节点电位的变化情况皆不确认、不高效率，而这种不确认且不高效率的情况不会使芯片在上电后的工作状态经常出现错误。因此，在FPGA的设计中，为保证系统能可信入转入工作状态，以及防止对FPGA输入关联的系统产生不良影响，FPGA上电后要展开废黜，且为了避免电源开关过程中引发的晃动影响，废黜信号需在电源平稳后经过一定的延时才能撤消，FPGA的废黜信号须要确保准确、平稳、可信。

　　在FPGA的设计中，多数情况下废黜电路的功能虽需要长时间已完成，但电路未获得准确合理的设计，仍不存在可靠性设计缺失。为保证系统废黜的可靠性，有适当对FPGA废黜的可靠性设计方法展开研究。　　1废黜设计方法分类　　废黜的目的是在建模时将设计强迫定位在一个由此可知状态，合理自由选择废黜方式是电路设计的关键。

根据与系统时钟域的关系，废黜电路可分成实时废黜和异步废黜。实时废黜是指废黜信号只在时钟沿来临时，才有效地。否则，无法已完成对系统的废黜工作。

异步废黜是指无论时钟沿否来临，只要废黜信号有效地，使对系统展开废黜。　　根据否不存在外部废黜端口，废黜电路又可分成外部废黜和内部废黜。外部废黜是指废黜信号主要来自外部插槽的输出，如废黜按钮、电源模块输入等。内部废黜信号则是主要由FPGA内部电路产生。

　　2废黜设计方法的较为　　2.1实时废黜与异步废黜　　2.2.1实时废黜　　登录实时废黜时，always的脆弱表中仅有一个时钟沿信号，只有当时钟沿收集到实时废黜的有效地电平时，才不会在时钟沿抵达时刻展开废黜操作者。若目标器件或能用库中的触发器本身包括实时废黜端口，则在构建实时废黜电路时可必要调用实时废黜末端。

然而多数目标器件的触发器本身并不包括实时废黜端口，需使废黜信号与输出信号构成某种人组逻辑，然后将其输出到寄存器的输出末端。为了提升废黜电路的优先级，一般来说在电路叙述时用于具有优先级的ifelse结构，废黜电路在第一个if下叙述，其他电路在else或elseif分支中叙述。废黜电路综合后的RTL图如图1右图。

　　图1实时废黜电路图　　根据实时电路的特点，其电路优点有:(1)实时废黜不利于基于周期机制的仿真器展开建模。(2)用于实时废黜可设计100%的实时时序电路，不利于时序分析，其综合结果的频率较高。(3)实时废黜仅有在时钟的有效地沿生效，可有效地防止因毛刺导致的亚稳态和错误。

毛刺信号是由FPGA内部结构特征要求的，实时废黜在展开废黜和获释废黜信号时，仅有当时钟沿采到废黜信号电平变化时展开涉及操作者，若废黜信号树根的人组逻辑经常出现了某种毛刺，此时时钟沿采到毛刺的概率较低，由此通过时钟沿取样，可有效地过波废黜电路人组逻辑产生的毛刺，强化了电路稳定性。

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